Question

vhdl好还是verilog 好

用到的FPGA大概需要几万个门，用VHDL好，还是verilog好呢，VHDL比较适合大型的，verilog描述能力强，那几万个门的话用什么呢？

Answer 1

VHDL 源于军方的ADA编程，而verilog则源于我们熟悉的C语言。
所以，学verilog入门较快，快的话几天就可以掌握全部语法。当然只是理解和懂得，灵活的运用还要依靠大量的实践。
而相对来说VHDL入门则比较难。
关于两者的好坏，谁也所不清。
有人说用VHDL才是技术所在，因为其具有ada编程模式，而ada又广泛应用在军方，科研场合，所以其优点和价值是巨大的。
但verilog用的人则比较多，有较为丰富的资源和积累，而且其系统级描述能力也在不断增强发展，以后也很难说在大型设计方面会逊色于vhdl.....

Answer 2

VHDL语法严谨，写起来相较Verilog HDL相对繁琐，但是编译自纠错能力强，因为它源于军方应用。Verilog语法承袭C，上手容易，但是需要设计者对硬件有足够的了解，否则出错了，排错麻烦。
个人以前学习VHDL，感觉良好，工作后没办法，又用Verilog，终究学得不太好，经常犯些隐藏错误，破费周折。

Answer 3

我一直是用VHDL语言的 但是现在很多人都用Verilog语言 很多程序都是Verilog 像现在你买的开发板 很多程序都是Verilog写的 很少用VHDL语言写的 自己喜欢哪种就用哪种吧

Answer 4

根据自己的基础选择一个就好。一般来讲做FPGA还是verilog用的比较多，而且有C语言基础的话学起来也会比较容易，而VHDL就要难一些了

Answer 5

根据自己熟悉程度和喜好了,我觉得最好熟练掌握一门，另一门要能看得懂。