Question

如何用VHDL语言对信号高电平持续时间长短进行检测

就是对信号高电平或低电平持续时间长短进行实时测量.

Answer 1

判断方法有多种，建议你把问题说清楚好让大家针对你的问题提供更好的解决方案。下面提供一种方法：
比如要对信号s的低电平检测，另外有x Hz时钟信号clk。程序如下：
process(x,s)
begin
if(s='0')then
if(clk'event and clk=1)then --检测上升沿
t <= t + 1;
end if;
else
--在此处将计数值输出
t <= 0;
end if;
end process;
思路，在s低电平时，对clk计数，即计时。s变高时先将计数值输出再清零。

Answer 2

如果要测量高电平，则可以在高电平时进行计数，计数结果乘以时钟的周期就是高电平持续的时间。
低电平也一样。