allegro画封装时为什么自动添加place 我来答 1个回答 #热议# 应届生在签三方时要注意什么? 典芷波0Hb 2015-02-09 · TA获得超过797个赞 知道大有可为答主 回答量:1156 采纳率:0% 帮助的人:1900万 我也去答题访问个人页 关注 展开全部 silkscreen top:是字符层,一般称顶层字符或元件面字符,为各元器件的外框及名称标识等 assemly top:是装配层,就是元器件的实际大小,用来产生元器件的装配图。也可以使用此层进行布局; place_bound_top:是元器件封装实际大小 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 广告您可能关注的内容RedEDA芯片封装-系统设计软件平台方案www.rededa.com查看更多 其他类似问题 2013-04-10 用cadence 画封装忘了加place_bound_top... 8 2012-02-08 Allegro中建封装高度的时候,placebound层总是... 6 2013-03-17 cadence orcad中画好原理图符号和pcb封装,pc... 30 2013-08-02 在cadence的allegro中画了一个pcb的封装,但在... 9 2017-03-07 allegro做器件封装 应该要画哪些层 2013-03-02 ALLEGRO使用的一个小设置问题,麻烦高人解答 3 2013-07-17 cadence里,自己画的原理图封装怎么添加到元器件中?怎么... 39 2015-07-15 allegro中画封装时封装不小心把引脚号删了,怎么重新添加... 更多类似问题 > 为你推荐: