Question

verilog的case语句问题

这个元件我是想让en作为使能端，和DIN[7:0]一起控制输出，请问怎样写才正确？

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Answer 1

always @(EN or DIN)
if(EN)
case(DIN)
8'b1111_1110: KEY = 4'b0001;
8'b1111_1101: KEY = 4'b0010;
8'b1111_1011: KEY = 4'b0011;
8'b1111_0111: KEY = 4'b0100;
8'b1110_1111: KEY = 4'b0101;
8'b1101_1111: KEY = 4'b0110;
8'b1011_1111: KEY = 4'b0111;
8'b0111_1111: KEY = 4'b1000;
8'b1111_1111: KEY = 4'b0000;
default: KEY = 4'b0000;
endcase
else
KEY = 4'b0000;

Answer 2

你的always语句写的不对吧。

追问

能说具体点吗？

追答

@en;a是什么东西？还有case里面那两个变量不能那样组合，要用{}对两个寄存器进行组合。case({a,b}),你这样试下行不行，不行就在外面用一个寄存器a={x,x} 然后case(a)；always@（*），*代表敏感信号。

追问

那这个又是什么意思，大神？

追答

inst9那里的信号有多个信号驱动吧，你看看有没接错。