xilinx ise编写verilog语言问题
moduleZ(out,in);outputout;inputin;supply1vdd;supply0gnd;pmosp1(out,vdd,in);nmosn1(out...
module Z(out,in);
output out;
input in;
supply1 vdd;
supply0 gnd;
pmos p1(out,vdd,in);
nmos n1(out,gnd,in);
endmodule
为什么把pmos和nmos中的p和n改成大写才正确，小写却综合出错，实在不理解，求解答 展开
output out;
input in;
supply1 vdd;
supply0 gnd;
pmos p1(out,vdd,in);
nmos n1(out,gnd,in);
endmodule
为什么把pmos和nmos中的p和n改成大写才正确，小写却综合出错，实在不理解，求解答 展开
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verilog中是严格区分大小写的，因为库中定义的就是大写的，所以你写成小写的肯定会报错
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