MAX+PLUS II顶层模块功能仿真时波形跳变，求原因！
我做汉明码的编译码器，顶层模块由coder、error和decoder三个底层模块串联组成。用VHDL编写程序，MAX+PLUSII编译和仿真。在对三个底层模块仿真时波形...
我做汉明码的编译码器，顶层模块由coder、error和decoder三个底层模块串联组成。
用VHDL编写程序，MAX+PLUS II编译和仿真。
在对三个底层模块仿真时波形都很正常啊，可最后对底层模块仿真却出现了波形的跳变。功能仿真和时序仿真都一样出现。如图
而且去掉一些节点，再把顶层输出展开，看清楚些
我发现跳变的宽度刚好是一个时钟周期，跳变开始于coder模块的输出信号到达error模块输入端的时刻，刚好也就是时钟上升沿的时刻（如图中蓝线处）而我这三个底层模块都是采用时钟上升沿触发的。
这到底是什么啊？不是什么毛刺和亚稳态吧？这里是功能仿真啊
问题出在哪里呢？我三个底层模块仿真都没问题啊，说明程序没问题吧。而且如果不看这些跳变，其他的波形是正确的，说明整个设计的功能是正确的。
跪求高人指点，不甚感激！ 展开
用VHDL编写程序，MAX+PLUS II编译和仿真。
在对三个底层模块仿真时波形都很正常啊，可最后对底层模块仿真却出现了波形的跳变。功能仿真和时序仿真都一样出现。如图
而且去掉一些节点，再把顶层输出展开，看清楚些
我发现跳变的宽度刚好是一个时钟周期，跳变开始于coder模块的输出信号到达error模块输入端的时刻，刚好也就是时钟上升沿的时刻（如图中蓝线处）而我这三个底层模块都是采用时钟上升沿触发的。
这到底是什么啊？不是什么毛刺和亚稳态吧？这里是功能仿真啊
问题出在哪里呢？我三个底层模块仿真都没问题啊，说明程序没问题吧。而且如果不看这些跳变，其他的波形是正确的，说明整个设计的功能是正确的。
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2个回答
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这是芯片内部的一些逻辑单元的时序情况，只要输出是正确的，不会影响整体的设计功能的，你可以下载到硬件系统中验证一下就知道了。一般进行波形仿真时，其实可以只载入输入和输出量的，一些中间量没必要过多关心，为了仿真波形的简洁明了，中间量可以删除掉的。
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感到发噶容易 经过天哪我需要帮助 飞过海地方计划大肆法 佛国际法山地搞活是丢
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