Question

FIFO基于verilog的问题

output [DSIZE-1:0] rdata; wire [ASIZE-1:0] waddr, raddr;reg [DSIZE-1:0] mem[0:(1<<ASIZE)-1];
//-----------------双口RAM存储器--------------------
assign rdata=mem[raddr];assign不是用来连接wire开型的吗？这里不是输出变量吗？倒是方括号里的是wire型的，顺便问一下reg [DSIZE-1:0] mem[0:(1<<ASIZE)-1];这个定义是什么意思，mem是什么作用？我是要写基于FPGA的视频监视系统的verilog程序中的FIFO模块。

Answer 1

rdata不就是wire类型吗？输出变量也可以是wire啊，不是吗？方括号内的也是wire也没错。reg [DSIZE-1:0] mem[0:(1<<ASIZE)-1]是定义了一位位宽为DSIZE的，数量为2的ASIZE次方个的memory存储体啊。 建议好好研究verilog语法规则，会对自己更有帮助的。