Question

Verilog新手一个，刚刚练习写了一个程序，在仿真的时候老出问题，请大神帮忙纠正，不胜感激。

inver.v的程序内容如下;

module inver(r,b);
input[1:0] b;
output[1:0] r;
reg[1:0] r;
wire[1:0] b;

always@(b)begin
case(b)
2'b00: r<=2'b01;
2'b01: r<=2'b10;
2'b10: r<=2'b11;
2'b11: r<=2'b00;
default:r<=2'b00;
endcase
end
endmodule

inver_tb.v的程序如下：
`timescale 1 ns/1 ns
`include "inver.v"
module inver_tb;
wire[1:0] t;
reg[1:0] k;

inver UUT(.r(k),.b(t));
initial
begin
t=2'b00;
end
$display("t=2'b%b,k=2'b%b",t,k);
endmodule

modelsim的仿真弹出的提示是：near "$display": syntax error, unexpected SYSTEM_IDENTIFIER，调试了很久也没有成功，希望各位大神不吝赐教，谢谢。

• 你的回答被采纳后将获得：
• 系统奖励15（财富值+成长值）+难题奖励10（财富值+成长值）+提问者悬赏15（财富值+成长值）

Answer 1

`timescale 1 ns/1 ns
`include "inver.v"
module inver_tb;
wire[1:0] t;
reg[1:0] k;
inver UUT(.r(t),.b(k));
initial
begin
k=2'b00;
#10 k=2'b01;
#10 k=2'b10;
#10 k=2'b11;
$display("t=2'b%b,k=2'b%b",t,k);
end
endmodule

display放到end里面，此外你注意一下端口顺序，你定义反了，进-出，出-进

追问

经过修改之后，语法上没有问题，你真的好厉害。可是逻辑上有一些小问题，你还愿意帮我一下吗？

Answer 2

module inver_tb;是不是要加括号？