Question

verilog中定义了一系列关键字，它们有哪些

Answer 1

1、module_endmodule

结构说明语句
2、initial 仿真开始时对个变量进行初始化，另也可生成激励波形作为电路的测试仿真信号
3、always 不断重复执行，格式：always <时序控制> <语句>
4、task_endtask
5、function_endfunction

功能定义
6、always块 （1）既可描述组合逻辑，也可也可描述时序逻辑；
（2）内部语句顺序执行，块间语句并行执行。
7、assign 描述组合逻辑
8、用实例元件

块语句
9、begin_end 顺序块
10、 fork_join 并行块

条件语句
11、 if_else
12、 case_endcase

循环语句
13、 foever
14、 for
15、 repeat
16、 while

数据类型（19种其中的4种）
17、 reg
18、 wire
19、 integer
20、 parameter

边沿信号
21、 posedge
22、 negedge

赋值语句
23、 Non_Blocking （1）块结束后才能完成这次赋值操作；
（2）常用于编写可综合的时序逻辑模块。
24、 Blocking （1）赋值语句执行完后，块才结束；
（2）用于时序电路的设计时有不可估测的结果。