Question

verilog中除法运算在modelsim仿真中只要一个时钟周期就能完成，实际上也是这样吗？

比如说always@(posedge clk)
begin
e<=(a*a+b*b)/(c*d)
end
这种写法不仅能综合，而且在用modelsim仿真中只需要一个周期就能出结果，对吗？modelsim到底能不能正确的反应一个所需的时钟数。
有知道的吗?求指点

Answer 1

首先，我不认为这样的代码可以综合出电路，因为FPGA CPLD都是没有除法器的，但是个别芯片具有乘法器，所以我建议您在这种情况下，先看你的待用芯片具不具有乘法器，有多少乘法器资源可以使用；modelsim仿真的是verilog的写法和要实现的逻辑功能，所以符合verilog语法功能的乘法除法都可以被仿真出来，具体几个周期出来由您的写法决定，上述代码确实是一个周期实现的，因为它的触发条件就是clk的上升沿，在第二个上升沿来之后 e已经被赋值了，刚好一个clk周期；上述周期决定于您的clk频率是多少，仿真时需要给定仿真时间精度和每个timescale参数便于查看仿真时序；在实际电路中，情况就复杂的多了，比如，你要实现1个clk实现10万次的乘法运算并且累加一次同时移位一次；这样的话我可以告诉你肯定没有哪个芯片有这么多资源让你“一次”完成这么多功能；但是可以把CLK变快10万倍，这样同样的时间里，因为执行速度快，所以分10万次完成上述功能是没有问题的；这是“面积与速度“的原则，不知道你看懂了么

Answer 2

比较怀疑，这种写法能综合。

乘法，和除法，如果不使用厂家提供的ipcore的话，要自己搭建。

我的经历，要自己搭建，一般需要多个时钟周期，需要的周期数，依赖于参与运算的数据位宽。

Answer 3

关注这个问题