Verilog中assign语句可以进行连续赋值么？
2个回答
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hi,
肯定是不行. 举个例子:
ex: assign a = b & c ;
电路就是这样
_________
b ------ | AND gate |_____ a
c ------ |_________|
试想一下, a 是由 b 和 c来决定的,如果要连续赋值表示
"想要自己控制a", 以这个电路看来,是不可能达成的.
以上.
肯定是不行. 举个例子:
ex: assign a = b & c ;
电路就是这样
_________
b ------ | AND gate |_____ a
c ------ |_________|
试想一下, a 是由 b 和 c来决定的,如果要连续赋值表示
"想要自己控制a", 以这个电路看来,是不可能达成的.
以上.
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