求助FPGA配置完,管脚输出一直为 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 fpga 配置 搜索资料 1个回答 #热议# 网上掀起『练心眼子』风潮,真的能提高情商吗? 摩琨瑜q1 2017-12-13 · TA获得超过203个赞 知道小有建树答主 回答量:237 采纳率:78% 帮助的人:42.9万 我也去答题访问个人页 关注 展开全部 如果第二块FPGA的时钟是全局时钟信号,是不建议这么用的,因为普通管脚的驱动能力和延时都比时钟管脚差很多。一定要用的话就直接接进去好了,但是负载很大的情况下时钟延时会很厉害。 本回答由网友推荐 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2017-09-26 fpga 输入引脚未用 如何处理 1 更多类似问题 > 为你推荐: