用Vhdl或者Verilog编写的 640*480个 32位数据宽度的RAM 要有时钟CLOCK信号和读写信号
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这个模块可以用verilog程序来编写，但是使用宏模块来制作会更简单一些，具体到图书馆参考周润景那本VHDL书的第七章和第十一章，那里边写的很详细
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