Question

谁帮我看看这个Verilog代码是否正确？FPGA采样方面的 采样芯片：TLC5510 FPGA芯片：EP2C8Q208

module ADC_TLC5510(clk,Res,AD_d,ADclk,ADOE,data,data_lock);
input clk;//采样时钟输入
input Res;//复位
input [7:0]AD_d;//8位AD数据
output ADclk;//到TCL5510的CLK
output ADOE;//到TCL5510的OE（使能）
output [7:0]data;//8位数据
output data_lock;//数据输出锁存信号
reg ADclk;//到TCL5510的CLK
reg ADOE;//到TCL5510的OE（使能）
reg [7:0]data;//8位数据
reg data_lock;//数据输出锁存信号

reg lock;
reg [1:0]State;

parameter S0=2'b00,
S1=2'b01;

always@(posedge clk or negedge Res)
begin
if(!Res)
begin
State<=S0;
ADOE<=1'b1;
end
else
begin
Do_ADC;
if(lock)
begin
data<=AD_d;
end
end
end

task Do_ADC;
begin
case(State)
S0:
begin
ADclk<=1'b1;
lock<=1'b1;
data_lock<=1'b0;
ADOE<=1'b0;
State<=S1;
end

S1:
begin
ADclk<=1'b0;
lock<=1'b0;
data_lock<=1'b1;
ADOE<=1'b0;
State<=S0;
end

default:
begin
ADclk<=1'b0;
lock<=1'b0;
data_lock<=1'b1;
ADOE<=1'b1;
State<=S0;
end
endcase
end
endtask
endmodule
是在没有悬赏币了，谢谢大家了

Answer 1

你的输入比如ADOE这样的量是高有效还是低有效？clk多快？TLC5510只是一个高速8位AD。去看看TLC5510手册第三页关于脉冲时间宽度的参数，只要你等待时间超过这个就可以了。其他的，你参数说的不是很清楚，没办法详细帮你判断。大面上看差不多。FPGA使用时有很多具体的设置，比如上电时引脚所使用的电平及工作方式等等，代码能不能用还需要你实际调试看。仿真能用不代表实际中就一定能用。