Verilog的后仿真过程post-route出现了posedge 错误
#Time:798637psIteration:0Instance:/cavlc_test/uut/coeffarray_14_10#**Error:D:/Xilinx/...
# Time: 798637 ps Iteration: 0 Instance: /cavlc_test/uut/coeffarray_14_10
# ** Error: D:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(101): $setup( posedge CE &&& (ce_clk_enable1 != 0):798641 ps, posedge CLK:798648 ps, 123 ps );
# Time: 798648 ps Iteration: 0 Instance: /cavlc_test/uut/runbarray_14_3
# ** Error: D:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(101): $setup( posedge CE &&& (ce_clk_enable1 != 0):798641 ps, posedge CLK:798648 ps, 123 ps );
# Time: 798648 ps Iteration: 0 Instance: /cavlc_test/uut/runbarray_14_2
# ** Error: D:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(101): $setup( posedge CE &&& (ce_clk_enable1 != 0):798641 ps, posedge CLK:798648 ps, 123 ps );
# Time: 798648 ps Iteration: 0
是$setup错误，这错误是什么意思 怎么样改正
我的分只有这么多了 展开
# ** Error: D:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(101): $setup( posedge CE &&& (ce_clk_enable1 != 0):798641 ps, posedge CLK:798648 ps, 123 ps );
# Time: 798648 ps Iteration: 0 Instance: /cavlc_test/uut/runbarray_14_3
# ** Error: D:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(101): $setup( posedge CE &&& (ce_clk_enable1 != 0):798641 ps, posedge CLK:798648 ps, 123 ps );
# Time: 798648 ps Iteration: 0 Instance: /cavlc_test/uut/runbarray_14_2
# ** Error: D:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(101): $setup( posedge CE &&& (ce_clk_enable1 != 0):798641 ps, posedge CLK:798648 ps, 123 ps );
# Time: 798648 ps Iteration: 0
是$setup错误，这错误是什么意思 怎么样改正
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1个回答
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没有"&&&"这样的操作符。改成：always@（posedge CE or negedge ce_clk_enable1 ）试一下，应该可以解决的
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这是错误提示给出的
我想问 $hold和$setup是什么原因导致的
追答
一般是时序要求不能满足，重新修改时序试一下
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