Question

以下是一段VHDL语言，想请教一下这段话是在做什么？？

初学这个语言，实在有点头痛，能有高人解释一下吗，谢谢大家！！

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.std_logic_unsigned.all;
entity fengpin is
port(clki:in std_logic;
clko:out std_logic);
end fengpin;
architecture a of fengpin is
signal b:std_logic_wector(3 downto 0);
begin
wait until clki='1';
b<=b+1;
end process;
clko<=a(3);
end a ;

Answer 1

程序编写得还是比较清楚的

library ieee;                    - 库引用
use ieee.std_logic_1164.ALL;     - 程序包引用 
use ieee.std_logic_unsigned.all; - 程序包引用 
 
entity fengpin is                - 实体定义，也就是一个电路模块的对外特性
port(clki:in std_logic;          - 输入时钟
clko:out std_logic);             - 分频输出
end fengpin; 

architecture a of fengpin is    - 结构体定义，也就是电路模块的内部功能
signal b:std_logic_wector(3 downto 0);   - 用来计数，实现分频
begin 
wait until clki='1';            - 等待信号clki上升沿到来
b<=b+1;                         - 然后将计数值b加1
end process; 
clko<=a(3);                     - 输出计数值b的最高位，每8个clki的上升沿变化一次，每16个clki的上升沿一个周期
end a ;

Answer 2

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.std_logic_unsigned.all;
调用库

entity fengpin is
port(clki:in std_logic;
clko:out std_logic);
end fengpin;
定义实体，实体名字为fenpin，端口为clki和clko，分别为输入输出端口

architecture a of fengpin is
signal b:std_logic_wector(3 downto 0);
begin
wait until clki='1';
b<=b+1;
end process;
clko<=a(3);
end a ;
为实体定义一个结构体，名字为a，a里面可以包含很多过程，函数等。

这是比较基础的语法，建议你看看有关的语法书，就明白了！

Answer 3

library ieee; - 库引用
use ieee.std_logic_1164.ALL; - 程序包引用
use ieee.std_logic_unsigned.all; - 程序包引用

entity fengpin is - 实体定义，也就是一个电路模块的对外特性
port(clki:in std_logic; - 输入时钟
clko:out std_logic); - 分频输出
end fengpin;

architecture a of fengpin is - 结构体定义，也就是电路模块的内部功能
signal b:std_logic_wector(3 downto 0); - 用来计数，实现分频
begin
wait until clki='1'; - 等待信号clki上升沿到来
b<=b+1; - 然后将计数值b加1
end process;
clko<=a(3); - 输出计数值b的最高位，每8个clki的上升沿变化一次，每16个clki的上升沿一个周期
end a ;