Question

如何用verilog编写50MHZ分频到1MHZ的代码。急~~

Answer 1

module hz(clk_50,clk_1);

input clk_50;
output clk_1;

reg clk_1;
reg [5:0] cnt;

always@(posedge clk_50)
begin if (cnt==6'd24)
cnt <= 6'd0;
else cnt <= cnt+1;
end

always@(posedge clk_50)
begin if (cnt==6'd0)
clk_1 <= ~clk_1;
end

endmodule

Answer 2

output oCLK;

reg[5:0] rgCnt;
always @(posedge iCLK)
begin
if(rgCnt>=6'd49) rgCnt<=6'd0;
else rgCnt<=rgCnt+1'b1;
end
assign oCLK = (rgCnt<6'd25)? 1'b0 : 1'b1;

追问

能详细一点？
做电子琴的。不需要自动演奏。
详细

追答

上面的模块就是50分频啊！
一个计数器，从0计数到49，然后回0。输出的时钟计数从0~24输出0，从25~49输出1。

Answer 3

50分频即可