Question

一个VHDL的程序，我实在有点看不懂，而且ISE总报错不会改，希望有人可以帮忙！谢谢啦

由于程序比较长，这里打不全，我打在了贴吧里，附上地址~
http://tieba.baidu.com/p/1218739205
希望有人可以帮忙

Answer 1

估计WAIT语句是不可综合的 所以ISE在报错。具体去查关于vhdl语法的书WAIT语句那块儿，我记得只有WAIT ON是可综合的。

这个程序有可能光进行功能仿真是可以的，不要试图去综合这个程序，让软件检查下语法应该就不会报错了。

追问

我想知道具体应该怎么改啊。。。我真的不怎么会。。。。

追答

1.这个程序没有缩进，少注释不好看。
2.你vhdl学的很少，分不清哪些语句是可综合的。
3.我告诉你，这个程序里有些东东是不可综合的，但是可以仿真。报错是因为你点了综合的按钮。
4.这个程序，我感觉写的有点差，如果是毕设作业什么的，还是再从网上下份好一点的吧。

追问

这个是老师给我的让我上板子调一下……一直报错，问你一下
component counter is
port(
clk : in std_logic;
timing_flag: out std_logic;
hour_flag: out std_logic
);
这个里边的PORT必须和counter里边的Port一样吗？
老师给我的是这里有个RE_flag可是counter里边的没有RE_flag 我就给改成timing_flag了。。。
实在不怎么会，见笑…………

追答

必须是一样的

不会没人会笑你~！ 重要的是不会的自己看书学一下下~！

追问

这里的比counter里边少几个可以的吧？要是不同就不行了 是这个意思吗？
关键是给我这么一段程序我都不知道该看啥，出了错也不会改……唉~~~