四位串行移位寄存器设计的VHDL实现代码 25

 我来答
上官双英
2011-09-24 · TA获得超过185个赞
知道小有建树答主
回答量:642
采纳率:100%
帮助的人:265万
展开全部
library ieee;
use ieee.std_logic_1164.all;
entity mux4_1 is
port(d0,d1,d2,d3,a1,a2:in std_logic;
q:out std_logic);
end entity mux4_1;
architecture rtl of mux4_1 is
signal sel:std_logic_vector(1 downto 0);
begin
sel<=a1&a2;
process(sel) is
begin
case sel is
when "00"=>q<=d0;
when "01"=>q<=d1;
when "10"=>q<=d2;
when "11"=>q<=d3;
when others=>q<='X';
end case;
end process;
end architecture rtl;
本回答被网友采纳
已赞过 已踩过<
你对这个回答的评价是?
评论 收起
大雅新科技有限公司
2024-11-19 广告
这方面更多更全面的信息其实可以找下大雅新。深圳市大雅新科技有限公司从事KVM延长器,DVI延长器,USB延长器,键盘鼠标延长器,双绞线视频传输器,VGA视频双绞线传输器,VGA延长器,VGA视频延长器,DVI KVM 切换器等,优质供应商,... 点击进入详情页
本回答由大雅新科技有限公司提供
推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询

为你推荐:

下载百度知道APP,抢鲜体验
使用百度知道APP,立即抢鲜体验。你的手机镜头里或许有别人想知道的答案。
扫描二维码下载
×

类别

我们会通过消息、邮箱等方式尽快将举报结果通知您。

说明

0/200

提交
取消

辅 助

模 式