Question

FPGA锁相环 pll 进行倍频时 有没有最高倍频的限制 cyclone 2系列的FPGA

RT 有没有什么倍频限制 我想做4K倍频 能实现吗
如果行的话 请求配置参数办法 重谢

Answer 1

有限制
1.输入时钟频率范围限制，有最大值和最小值，看datasheet
2.在输入时钟满足限制的情况下，倍频的系数m和d是有限的，例如m最大是20，d最大是10
那么这个pll能实现对输入频率做20倍频和10分频，例如输入1MHz时钟，做20倍频那么就可以得到20MHz时钟，分频原理是一样的
所以pll是不能产生任意频率的
4k的倍频，直接用1个pll是无法实现的，可以考虑pll级联，但要注意频率限制

追问

试了一下 但是他的输入频率有限制10——100MHZ 要求1HZ倍4KHZ 这可让我情何以堪啊 有没有什么能个些提示 或者verilog的代码啊 425376420 @qq.com 能解决重谢啊

Answer 2

自己在软件上试啊。只要能编译过就说明可以！

追问

直接如果不是10——100Mhz的输入频率 pll模块提示出错 不能实现1HZ倍频

追答

http://zhidao.baidu.com/question/310916293.html?an=2&si=1