Question

verilog 中顶层文件引用其他模块出现错误，怎么修改？

http://hi.baidu.com/516812500/blog/item/a8ef81ddc4076f305882dd70.html
这个是数字钟设计源代码，顶层文件引用60进制计数模块，24进制计数模块时都出现了错误，具体位置就是在：count_60 sec_N(clk_1Hz,1,1,0,sec_n,update,sec_carry_n); //实现计时和校时模式下秒的计数和进位
count_60 min_N(m_clk_n,1,1,0,min_n,update,min_carry_n); //实现计时和校时模式下分的计数和进位
count_60 min_A(m_clk_a,1,1,0,min_a,update,min_carry_a); //实现定时模式下分的计数和进位
count_24 hou_N(h_clk_n,1,1,0,hou_n,hou_carry_n); //实现计时和校时模式下小时的计数和进位
count_24 hou_A(h_clk_a,1,1,0,hou_a,hou_carry_a); //实现定时模式下小时的计数和进位
count_100 m_sc(clk_100Hz,clear,1,0,pause,msc,ms_carry); //实现数字跑表模式下毫秒的计数和进位
错误报告是：Error (10663): Verilog HDL Port Connection error at count.v(128): output or inout port "out" must be connected to a structural net expression
不知道怎么修改一下？如果有帮助的话再另行加分。
仿真波形图j,k并没有按照程序随clk_1khz上升沿的变化而变化。clk_1hz和clk_100hz一直是直线，没有变化。不知道是什么原因？

Answer 1

单单从这个错误上看，很可能问题是因为你把某个输出端口定义曾为寄存器了而不是wire类型，在实例化count_60时，端口列表中的out端口实例化成了sec_n，而在这里你把sec_n定义成了寄存器，这个是不允许的。可以将reg [7:0] hou_n,min_n,sec_n,hou_a,min_a;中的sec_n改为wire[7:0]sec_n，其他变量也可能会出现这个问题，我没有细看，但是粗看一下有很多问题。这里给你指出一个，在count_60模块你应该是想定义60的计数器，但是其中8‘h59应该是表示16进制的59，换算成十进制的值应该是89，应该写成8’d59。

追问

程序已经改完，目前综合没有错误。但仿真却和程序期望不符，如补充问题中的图形所示，能帮忙看一下原因吗？是程序错误还是仿真问题呢？非常感谢！

追答

不知道补充问题的图形怎么看，我可能没有那么多的时间细看，这里我给你个建议，你可以先仿真子模块的功能，确保正确，然后在仿真整体的功能。至于如何进行Debug，当发现一个输出错误时，观察与这个输出相关的信号，另外进行功能仿真的话我推荐用modelsim软件，速度较QUARTUs快，同时容易观察所有的线型变量和寄存器变量

Answer 2

问题主要出在assign count_100_carry=((out==8'h99)&&(clk_count_100==1))?1:0; 里的
8’h99 那个撇你用了波浪号键的那个。。。 所以出现了九十几个错误。。。
然后就是调用其他模块的时候 声明出现了问题。。。 你用了 reg。。。 所以出现了上面那样的错误。。。 你先改改看看。。 如果不行 把你的邮箱告诉我。。 我把改完的程序给你发过去。。。。

追问

程序已经改完，目前综合没有错误。但仿真却和程序期望不符，如补充问题中的图形所示，能帮忙看一下原因吗？非常感谢！

追答

你的分频器肯定出错了。。。 你的图片看不太清楚。。 不知道J和K有没有在变啊？。。。。
其实你可以简单的用一个counter。。。 就好了。。。
还有你那个得到的500HZ。。。 貌似错了。。。
好好看看你的分频模块吧。。。

追问

目前综合编译能通过，仿真有问题。j,k的变化不对劲。这样吧，你能否留个邮箱，我将我改好的程序发给你，你帮我仿真一下。看一下问题出在哪里。追加分数不是问题，可以吗？

Answer 3

是不是端口连接声明有问题啊，我的意思是比如你连接了(*.clear,load,load_data.*)为(*.1.1.0.*)
load_data是out都是8位的，0是16位信号