xilinx中用verilog写的三态门问题
我写了一个普通的三态门，例化后在另外一个module调用它，再接一个反相器，综合之后出现WARNING:Xst:2041-Unitchallege:1internaltr...
我写了一个普通的三态门，例化后在另外一个module调用它，再接一个反相器，综合之后出现WARNING:Xst:2041 - Unit challege: 1 internal tristate is replaced by logic (pull-up yes): in1。
我电路中需要tristate保存下来，怎样解决？ 展开
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2个回答
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用的是xinlinx fpga的板子吧，绝大多数 xilinx的内部逻辑，（也就是不是真正I/O端口的所有逻辑）都是不支持tristate的，你如果了解FPGA单元的原理就知道为什么了，所以编译综合的程序没办法，只能把你的tristate 用逻辑1替换掉了。
你想实现tristate，就只能在I/O端口上做，没其他选择。
你想实现tristate，就只能在I/O端口上做，没其他选择。
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追问
那如果是用搭电路的形式呢，我看元器件里有好几种类型的三态门
追答
具体要看FPGA的说明文档了。搭电路和直接写code 来infer 是没什么区别的，不过tristate 器件说明里应该给出限制的说明，比如只能选择I/O pin
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意法半导体(中国)投资有限公司
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三态门只有输出端口才能用！
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