在quartusii7.1版本中利用verilog语言编了一个程序，过了编译，怎样出电路图？
波形都出来了，上网搜过右键locate选locateinrtlviews，但是我右键locate之后里面都不能选，现在能看到的只有输入输出端口……求大神解答...
波形都出来了，上网搜过右键locate选locate in rtl views，但是我右键locate之后里面都不能选，现在能看到的只有输入输出端口……求大神解答
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编译完了没有语法错误得布局布线，之后就有电路图了，可以用RTL viewer查看，不过在布线前要分配管脚的。
追问
布局布线是不是就是在那个block program那个？分配管脚是不是就是assigning pins？
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