Question

初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; 这是什么意思 求解决啊

input clk;
output [0:7]leddig;
output [0:7]ledseg;
reg [0:7]leddig;
reg [0:7]ledseg;
reg[31:0]count;
reg newclk;
reg [0:3]n;
always @(posedge clk)
begin
count<=count+1;
if(count==9999999)
begin
newclk<=~newclk;
count<=0;
end
else newclk<=newclk;

end

Answer 1

reg [0:7]leddig;定义8位的寄存器变量leddig
reg[31:0]count;定义32位的寄存器变量count
这段代码是一个模10000000的计数器表示的20000000分频器。

追问

8位是指2的八次方么