verilog hdl的模块和c语言的函数有何区别与联系
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Verilog是硬件描述语言,模块或者function最后都会综合成实际的电路。
而C语言的函数，则是调用时才会转入函数执行。
联系就是两者目的都是提取公共模式，简化编程
而C语言的函数，则是调用时才会转入函数执行。
联系就是两者目的都是提取公共模式，简化编程
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