FPGA中能用Verilog编写个testbench去测试一个原理图文件吗？
我用DOWN-TOP设计一个东西，每个小模块我仿真都没有问题，现在我想给整个大模块写个test。而且已经用TCL脚本把引脚已经分配了。能这样拿去测试仿真吗？希望热心人帮助...
我用DOWN-TOP设计一个东西，每个小模块我仿真都没有问题，现在我想给整个大模块写个 test。而且已经用TCL脚本把引脚已经分配了。能这样拿去测试仿真吗？希望热心人帮助帮助。。谢啦
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当然可以 你的这个大模块 也只是一个模块而已 在tesetbench 中调用就可以
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富港检测技术（东莞）有限公司_
2024-05-27 广告
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那就在tb文件里提供输入，然后看输出是否与你得要求一致就好了。
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