Modelsim可以用Verilog语言编写testbench来测试VHDL语言编写的源程序么？
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现在的主流仿真器（vcs, nc, modelsim）都支持混合仿真
用modelsim进行混合仿真只有编译命令有区别（vcom编译.vhd vlog编译.v） 其它都一样
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