Quartus，源文件用VHDL写的，测试文件testbench用Verilog写的，可以用Modelsim-Altera仿真吗？ 20 有些人说ModelSim-Altera只支持“单一语言”... 有些人说ModelSim-Altera只支持“单一语言” 展开 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 quartus 源文件 testbench verilog modelsim 搜索资料 1个回答 #热议# 不吃早饭真的会得胆结石吗？ 帐号已注销 2016-05-21 · TA获得超过8230个赞 知道小有建树答主 回答量：1146 采纳率：94% 帮助的人：218万 我也去答题访问个人页 关注 展开全部 这个还真没接触过，预计quartus不会这么菜，常识一下不就行了么。 本回答被网友采纳 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 收起 1条折叠回答 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2014-06-07 Modelsim可以用Verilog语言编写testbenc... 3 2013-12-28 使用Quartusii 13.0使用modelsim_alt... 2012-06-28 modelsim-altera仿真VHDL怎么给一个信号赋初... 5 2011-02-12 利用VHDL设计，顶层文件为.bdf图形文件，调用model... 7 2012-03-08 你好。请问这个VHDL程序的测试程序要如何写？要在model... 7 2011-12-14 再用modelsim进行时序仿真时怎么编写测试文件啊 vhd... 2011-05-14 为什么用vhdl语言编好程序后，用modelsim仿真的时候... 7 2013-12-20 初学modelsim，有一段VHDL代码，怎么给这段代码写t... 1 更多类似问题 > 为你推荐：
