Question

verilog 程序如何转化成原理图？

quartus里的我也找到了 就是tools--netlist viewers--rtl viewer
其他的见下答案 谢谢大家帮助

Answer 1

我用的xilinx软件
综合通过之后，可以生成RTL图。
在工具栏tools——schematic——RTL

wire[0:0]就是说这个变量只有一位。如果是[1:0]那么这个变量有两位

Answer 2

你用的什么软件

追问

quartus ii 啊 为什么很多人都用xilinx的啊 我用的altera的 fpga 还有个问题wire [0:0] sub_wire5 = 1'h0; [0:0] 是什么意思啊 谢谢啊 果然it行业的都是好人 呵呵