Question

vhdl中buffer在verilog怎么替换

在vhdl中定义信号为buffer，双向输出，怎么转换Verilog？

Answer 1

VHDL中的buffer端口是带有反馈的输出端口。在Verilog HDL中，没有区分输出端口是否带有反馈，所以在Verilog HDL中，直接声明为output就可以了。