在eda中用vhdl,表达式c<=a+b,且a、b、c的数据类型都是std_logic_vector,这样能不能直接进行加法运算 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 表达式 数据类型 eda vhdl a+b 搜索资料 1个回答 #热议# 网上掀起『练心眼子』风潮，真的能提高情商吗？ samuelcxq 2012-04-20 · TA获得超过3750个赞 知道小有建树答主 回答量：324 采纳率：0% 帮助的人：154万 我也去答题访问个人页 关注 展开全部 可以，但要包含相应的库文件就行了 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 广告您可能关注的内容Matlab下载-Matlab中文版下载-正版软件在线下载Matlab软件在线下载，一次下载长期使用;全系列版本都有，选择性下载，安装好后稳定使用。致力用户高效设计，支持远程协助安装，支持重置，使用便捷放心。www1.msc23.cn广告 其他类似问题 2017-06-17 在eda中用vhdl,表达式c<=a+b,且a、b、c的数据类型都是std_logic_vector,这样能不能直接进行加法运算 5 2018-05-11 VHDL中如何在Std_logic_vector数据类型提取中间数据 1 2011-09-16 a和b是integer型数据，c是bit_vector型数据，求编写c=a+b的VHDL程序？ 2011-05-17 在eda中用vhdl,表达式c<=a+b,且a、b、c的数据类型都是std_logic_vector,这样能不能直接进行加法运算 9 2012-01-27 用VHDL语言设计FPGA程序时什么时候用std_logic和std_logic_vector两种数据类型？ 4 2010-09-24 我在VHDL语言中定义了信号z，想把实体里的a,b,c相加付给z: z<=a+b+c;请赐教怎么样才可以实现，哎。 1 2018-01-07 VHDL语言中 信号量a <= 信号量b + 信号量c； 那个加号代表什么意思 2018-03-02 vhdl中信号都能进行哪些运算 35 更多类似问题 > 为你推荐：
