在verilog中 begin TR=1; # 10; TR=0; end 为什么在波形仿真中看不到TR的时延? 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog begin tr end 波形 搜索资料 2个回答 #热议# 生活中有哪些实用的心理学知识? xiaowind000 2012-04-11 · TA获得超过550个赞 知道小有建树答主 回答量:237 采纳率:85% 帮助的人:75万 我也去答题访问个人页 关注 展开全部 应该会有TR从1到0的变化吧?把问题写清楚些 更多追问追答 追问 TR默认值是0 在一个顺序块里我想让它产生一个间隔为10个单位时间的脉冲 追答 initial begin#10; TR = 1;#10; TR = 0;end 追问 我如果不想再初始化的时候产生,而是在条件判断复合后产生该怎样写呢? 追答 if(条件符合)begin TR = 1; #10; TR = 0;end 追问 额。。。 这就是我贴的那段代码呀。。 追答 o,是哦,呵呵那你把完整的给我看看 本回答由提问者推荐 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 ppc68 2012-04-11 · TA获得超过581个赞 知道小有建树答主 回答量:1257 采纳率:100% 帮助的人:780万 我也去答题访问个人页 关注 展开全部 格式不对 更多追问追答 追问 请问正确的格式是什么呢?我是按照书上的格式来的 追答 时间单位是什么,还有你这个应该出不来脉冲吧,就是个电平变化 追问 module前有 `timescale 10ns、100ps没有电平变化,TR初始值是0,在这里条件符合以后产生10个单位时间的高电平 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2020-03-10 verilog 中begin 和end 的详细用法 4 2016-11-22 Verilog中顺序语句begin……end中的语句是怎么执行的?是不是一条语句执行完才会执行下一条语句呢? 117 2012-12-23 VHDL中的begin end语句和Verilog HDL中的begin end语句有什么区别? 2016-08-24 verilog hdl里能不能使多个begin-end语句并行执行 23 2013-06-29 自 begin自 end打一成语 9 2012-12-18 if …… then begin if …… then begin …… end else …… end; 问这个else跟第几个if? 2 2013-05-08 verilog中我写这样的语句报错 always(posedge clk or negedge reset) begin if(reset) ..... end 3 2009-05-18 存储过程 begin end 21 为你推荐: