Question

嵌入式 ModelSim Verilog 基础程序 调试出错 帮我改改

设计模块
module a(A, B, C, Y);
input A, B, C;
output Y;
wire B1, Y0, Y1;
not n1(B1, B);
and a1(Y0, A, B1);
and a2(Y1, C, B);
or n2(Y, Y0, Y1);
endmodule
激励模块
module tb_a;
reg A, B, C;
wire Y;
a a1(A, B, C, Y);
initial

begin
$monitor($time,“A=%b,B=%b,C=%b,Y=%b”,A,B,C,Y);
A=0; B=0; C=0;
#10 A=0; B=0; C=1;
#10 A=0; B=1; C=0;
#10 A=0; B=1; C=1;
#10 A=1; B=0; C=0;
#10 A=1; B=0; C=1;
#10 A=1; B=1; C=0;
#10 A=1; B=1; C=1;
#10 $finish;
end
endmodule
是激励模块出错，不知道怎么改

Answer 1

testbench中实例化的模块（比如你程序中的a a1(A,B,C,D)）所有的输入输出都应该定义为wire型，不能是reg型。

Answer 2

好像还有定义一个wire类型的A,B,C.不能光是reg

Answer 3

没有实例化UDT