Question

关于EDA设计,用Verilog HDL语言

数字式秒表
设计任务和要求：
1：设计并制作符合要求的电子秒表；
2：秒表由6位七段LED显示器显示，其中两位显示分，两位显示秒，两位显示百分秒（分辨率为0.01）
3：计时最大值为99分59，99秒，误差为0.01秒；
4：具有清零，启动计时，暂停计时，继续计时的功能
5：控制操作按键不得超过2个：

请各位大哥帮帮忙啊 小弟真的很感谢!!!!

Answer 1

给你一个led驱动显示的吧 我前不久写的
//show module
always@(regs[16:15])
case(regs[16:15])
2'b00: begin show=one; en1=1; en2=1; en3=1; en4=0; end
2'b01: begin show=two; en1=1; en2=1; en3=0; en4=1; end
2'b10: begin show=three;en1=1; en2=0; en3=1; en4=1; end
2'b11: begin show=four; en1=0; en2=1; en3=1; en4=1; end
endcase
//decode
always @(show)
case(show)
4'h0: begin a=0;b=0; c=0;d=1;e=0; f=0;g=0; end
4'h1: begin a=1;b=1; c=1;d=1;e=1; f=0;g=0; end
4'h2: begin a=1;b=0; c=0;d=0;e=0; f=0;g=1; end
4'h3: begin a=1;b=1; c=0;d=0;e=0; f=0;g=0; end
4'h4: begin a=0;b=1; c=1;d=0;e=1; f=0;g=0; end
4'h5: begin a=0;b=1; c=0;d=0;e=0; f=1;g=0; end
4'h6: begin a=0;b=0; c=0;d=0;e=0; f=1;g=0; end
4'h7: begin a=1;b=1; c=0;d=1;e=1; f=0;g=0; end
4'h8: begin a=0;b=0; c=0;d=0;e=0; f=0;g=0; end
4'h9: begin a=0;b=1; c=0;d=0;e=0; f=0;g=0; end
default
begin a=1;b=1;c=1;d=1;e=1;f=1;g=1;end
endcase
endmodule

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