verilog modelsim 仿真的问题例如我要仿真一个模块,功能为: 来一个时钟adder

verilogmodelsim仿真的问题例如我要仿真一个模块,功能为:来一个时钟adder就加一.....但问题就是仿真的时候adder的初值我要设置为0....如何做呢... verilog modelsim 仿真的问题
例如我要仿真一个模块,功能为: 来一个时钟adder 就加一.....但问题就是仿真的时候adder的初值我要设置为0....如何做呢? adder又不是引脚,所以例化不了>>>
我已经知道了只需要在Verilog文件中加上需要在仿真时候的的初始值即可...
之前我还以为只能在testbech文件中写仿真呢. 展开

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verilog modelsim 仿真的问题 例如我要仿真一个模块,功能为: 来一个时钟adder

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