Question

FPGA Verilog hdl代码实现不了想要的数字电子钟的功能，求大神帮忙看看哪里错误了！

因为字数上限，不能把代码打出来，只能用截图了，求大神帮助，后天就要答辩了，T T。
代码运行是没有错误的，但是下载后实现不了我要的数字电子钟。应该是动态扫描部分出问题了，调试的时候只显示了两个数字。
还有一个问题就是蜂鸣能不能这样实现两个不同的响声？分频那里的12000000和10000是怎么算的？
希望有好心的大神出现帮助一下！！！小女子感激不尽！！

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Answer 1

分频那你肯定时粘贴错了，注释“”段选“”的位置重复了。分频那12000000和10000分别是出一个1HZ和1200HZ的时钟，就是每一个24M的时钟上升边沿触发一次计数，每12000000个和10000个对clk1hzj和clk1进行一次翻转，同时计数清零重新计数。