Question

毕设需要，帮我把这段VHDL代码改为verilog吧

entity top_design is
port ( vp_in : in std_logic_vector(7 downto 0); --第一路视频信号输入
vp_out :out std_logic_vector(7 downto 0); --视频信号输出
VBLK : in std_logic; --第一路视频场消隐
FID : in std_logic; --第一路视频帧同步
fpga_0_RS232_req_to_send_pin : out std_logic;
fpga_0_RS232_RX_pin : in std_logic; --串口接收（测试用）
fpga_0_RS232_TX_pin : out std_logic; --串口发送（测试用）
fpga_0_Generic_GPIO_GPIO_d_out_pin : out std_logic_vector(0 to 1);
fpga_0_Generic_GPIO_GPIO_in_pin : in std_logic_vector(0 to 1);
fpga_0_Generic_GPIO_GPIO_t_out_pin : out std_logic_vector(0 to 1);
fpga_0_Generic_GPIO_GPIO_IO_pin_t: inout std_logic_vector(0 to 1);
sys_clk_pin : in std_logic; --系统时钟
sys_rst_pin : in std_logic; --系统复位
led_0 : out std_logic; --LED指示灯
led_1 : out std_logic; --LED指示灯
led_2 : out std_logic; --LED指示灯
led_3 : out std_logic; --LED指示灯
led_4 : out std_logic; --LED指示灯
led_5 : out std_logic; --LED指示灯
VPOUT_LLC : out std_logic; --输出视频时钟
VPIN_LLC : in std_logic; --第一路输入视频时钟
vblk_t: in std_logic; --第二路视频场消隐
avid_t: in std_logic; --第二路视频范围定义
vsync_t: in std_logic; --第二路视频垂直同步
hsync_t: in std_logic; --第二路视频行同步
fid_t: in std_logic; --第二路视频帧同步
in_clk_t: in std_logic; --第二路输入视频时钟
reset_t: out std_logic; --第二路视频复位
vp_in_t : in std_logic_vector(7 downto 0); --第二路视频信号输入
IIC_IO_pin : inout std_logic_vector(0 to 1) ); --IIC总线信号
end top_design;

快答辩了，不胜感激啊~
帮帮忙吧 写错了也没关系 符合verilog格式就行 只求能糊弄过去

Answer 1

晕，你这个没有任何的程序描述，纯粹的输入输出
module top_design(vp_in,
vp_out,
VBLK,
FID,
fpga_0_RS232_req_to_send_pin,
fpga_0_RS232_RX_pin,
fpga_0_RS232_TX_pin,
fpga_0_Generic_GPIO_GPIO_d_out_pin, fpga_0_Generic_GPIO_GPIO_in_pin,
fpga_0_Generic_GPIO_GPIO_t_out_pin ,
fpga_0_Generic_GPIO_GPIO_IO_pin_t,
sys_clk_pin,
sys_rst_pin ,
led_0 ,
led_1,
led_2,
led_3,
led_4,
led_5 ,
VPOUT_LLC,
VPIN_LLC,
vblk_t,
avid_t,
vsync_t,
hsync_t,
fid_t,
in_clk_t,
reset_t,
vp_in_t,
IIC_IO_pin);
input [7:0]vp_in;
input VBLK;
input fpga_0_RS232_RX_pin ;
input [1:0]fpga_0_Generic_GPIO_GPIO_in_pin ;
input sys_clk_pin ;
input sys_rst_pin;
input VPIN_LLC ;
input vblk_t;
input avid_t;
input vsync_t;
input hsync_t;
input fid_t;
input in_clk_t;
input vp_in_t;
output [7:0]vp_out ;
output fpga_0_RS232_req_to_send_pin ;
output fpga_0_RS232_TX_pin ;
output [1:0]fpga_0_Generic_GPIO_GPIO_d_out_pin ;
output [1:0]fpga_0_Generic_GPIO_GPIO_t_out_pin ;
output led_0;
output led_1;
output led_2;
output led_3;
output led_4;
output led_5;
output VPOUT_LLC ;
output reset_t;
inout [1:0]fpga_0_Generic_GPIO_GPIO_IO_pin_t;
inout [1:0]IIC_IO_pin ;

end module

你这段VHDL代码只是实体描述部分，具体设计根本就没有，毕业设计根本糊弄不过去