Question

请问用verilog语言来写一个多功能数字钟校时校分的模块，要怎么来写？

Answer 1

可以充分利用Verilog语言自上而下的设计风格，根据你所要设计实现的功能进行划分，然后先编写各个子模块，最后在顶层模块里调用它们。可以先把大概的框图画出来，这样思路会清晰很多，写程序也就方便了。