VHDL语言中信号定义的位置是在结构体的特定位置还是任何位置？
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signal类型的数据必须定义在architecture中的如下位置，定义在其他位置就违反了VHDL的语法规则了。
下面格式是正确的：
architecture rtl of test is
signal dataout_temp1 : std_logic;
signal dataout_temp2 : std_logic;
signal dataout_temp3 : std_logic;
signal dataoutput : std_logic;
begin
...
...
end architecture;
下面格式是正确的：
architecture rtl of test is
signal dataout_temp1 : std_logic;
signal dataout_temp2 : std_logic;
signal dataout_temp3 : std_logic;
signal dataoutput : std_logic;
begin
...
...
end architecture;
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ZESTRON
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