Question

VHDL的问题...... 定义一个 add 全加器，在顶层文件中引用，可以通过component定义，结构体中例化的方式

使用 U0 ：component 全加器名 port map（...）； 还可以不用component方式，而使用 entity work.全加器名称(全加器结构名)，例如 U0 ：entity work.add(behav) port map(...)。请问这两种方式有什么区别啊？
编程试过了，两种方式结果是一样的，但是不太明白他们之间的区别是什么？

Answer 1

第二种是把该全加器编译进work.lib。
这就是不同，其余没有不同啦。如果不调用lib，就功能上来说是一样的。