VHDL语言中信号定义的位置是在结构体的特定位置还是任何位置？
1个回答
展开全部
signal类型的数据必须定义在architecture中的如下位置，定义在其他位置就违反了VHDL的语法规则了。
下面格式是正确的：
architecture rtl of test is
signal dataout_temp1 : std_logic;
signal dataout_temp2 : std_logic;
signal dataout_temp3 : std_logic;
signal dataoutput : std_logic;
begin
...
...
end architecture;
下面格式是正确的：
architecture rtl of test is
signal dataout_temp1 : std_logic;
signal dataout_temp2 : std_logic;
signal dataout_temp3 : std_logic;
signal dataoutput : std_logic;
begin
...
...
end architecture;
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
