怎样在ISE软件中用verilog 语言进行连线
2个回答
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你的意思是将连个端口连接起来么？
如果是这样的话，可以在顶层模块中声明一个wire型变量
然后用模块调用连接，模块调用应该会吧，把固定的端口对应上就ok啦
例： wire a_connet_b；
A_module m1（.a(a_connet_b), ...）;
B_module m2（.b(a_connet_b), ...）;
其中a ，b分别是A_module和B_module中的信号端口；
如果不是模块之间的信号，直接assign 就可以了。
仅供参考！！！
如果是这样的话，可以在顶层模块中声明一个wire型变量
然后用模块调用连接，模块调用应该会吧，把固定的端口对应上就ok啦
例： wire a_connet_b；
A_module m1（.a(a_connet_b), ...）;
B_module m2（.b(a_connet_b), ...）;
其中a ，b分别是A_module和B_module中的信号端口；
如果不是模块之间的信号，直接assign 就可以了。
仅供参考！！！
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