如何用ISE软件将verilog语言编写的程序转换为电路图？谢谢!
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电路图？你是说RTL级图么？
可以在综合下面的分类中找到这一选项，点synthesize前面的+号，下面有View RTL Schematic,双击后弹出一个向导，选择第一项，然后把弹出窗口的所有+号都打开，选中所有内容，点add，然后就可以create schematic了
可以在综合下面的分类中找到这一选项，点synthesize前面的+号，下面有View RTL Schematic,双击后弹出一个向导，选择第一项，然后把弹出窗口的所有+号都打开，选中所有内容，点add，然后就可以create schematic了
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RTL级的原理图看起来还不如直接看verilog呢
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既然是RTL级的编程，你再回看电路图？不知意图？
如果做后端的综合和DFT或是形式验证也许有必要
如果做后端的综合和DFT或是形式验证也许有必要
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