Question

vhdl语言如何使一个赋初值信号语句只用一次以后都不会重复执行

Answer 1

1，在你的process进程语句内，加一句，使信号（例如：d0）的当前值赋值给d0。这个d0就会随着你信号的变换而变化了。

2或者你定义一个状态么。令这个信号的初始状态为你想要的值就行了呗。
例如。signal ：state ：d0：= xxx；

追问

我想进程里来一个时钟沿m的值自减1，m有初始值，之后m的值为自减后的值，不会在执行赋初始值语句

Answer 2

在声明变量的地方，先声明，再赋值，用两句话，试试吧，我没试过。

Answer 3

library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
-----------------------------------------------------------
entity shiyan is
port(
clk: in std_logic

);
end shiyan;
-----------------------------------------------------------
architecture behav of shiyan is
signal m : std_logic_vector(3 downto 0):="1000";----------在这里设置你的初值
begin
process(clk)
begin
if(clk'event and clk='1')then
m<=m-'1';
end if;
end process;
end behav;