Question

Quartus ii 下用Verilog编译成功后，为什么总有很多警告？

Answer 1

不用care的
这些warning一些设置的东西，比如说pin分配，悬空管脚的约束，时序约束等。
当然你要是想学好，用好这个软件，你可以根据warning提示进行相关设置，然后重新编译，就可以消除的！

Answer 2

也不是完全不用care的
有些地方确实是有问题的，是你代码里的错误，不规范，这些不是语法错误，不会报error，但是会影响你的结果
有些warning是一些设置的东西，比如说pin分配，悬空管脚的约束，时序约束等。
那就基本可以不用管了

Answer 3

当然要注意这些Warning了，我曾经有一次在edit的时候，字母拼错了，没有注意Warning，以后搞了好长时间才找到原因。