VHDL赋初值问题 5 VHDL的output可以赋初值吗？如果可以，代码怎么写... VHDL的output可以赋初值吗？如果可以，代码怎么写 展开 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 vhdl 初值 搜索资料 2个回答 #合辑# 面试问优缺点怎么回答最加分？ 鍛煎搱鍛叼煒 2019-08-14 知道答主 回答量：1 采纳率：0% 帮助的人：715 我也去答题访问个人页 关注 展开全部 可以的，代码的话直接写：=“xxxx”-vector或者：=‘x’，直接写的output后面就行 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 77speachless 2016-06-02 知道答主 回答量：1 采纳率：0% 帮助的人：1119 我也去答题访问个人页 关注 展开全部 信号没有存储功能，不可以赋值，只有signal和variable可以赋值 本回答被网友采纳 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 广告您可能关注的内容组卷轻松组卷-操作简单-便捷出卷【组卷】www.chujuan.cn查看更多期末试卷助力期末，优惠来袭-精选期末试卷-限时折扣定期更新试卷资源，确保内容的时效性和准确性，满足最新的教学和考试需求。包括选择题、填空题、解答题等多种题型，全面考察学生的知识点掌握情况和应用能力。www.21cnjy.com广告 其他类似问题 2016-09-01 vhdl语言如何使一个赋初值信号语句只用一次以后都不会重复执行 5 2017-11-26 VHDL中,信号初始化后不赋值后系统默认的值是多少呢? 11 2018-05-17 vhdl语言数据对象有哪几种？作用范围如何？对其赋初值作用有何不同 10 2012-10-08 vhdl中，定义一个std_logic类型的数据时，如果不进行初始化，那么在使用时它的初始值是多少呢？ 1 2008-10-21 雪地裸跪求高手解决VHDL信号赋初值问题 20 2018-05-06 FPGA综合时赋初值不能用initial语句用什么？ 5 2013-12-02 vhdl语言在结构体中定义的信号如果没赋初值那仿真时算0吗？ 3 2011-10-18 在VHDL中，如果定义了一个信号量，类型随便，但并未给它赋初值，那么在综合时系统会给它的随机初值还是0？ 1 更多类似问题 > 为你推荐：
