FPGA综合时赋初值不能用initial语句用什么？
如果用rst是在always语句里对rst进行操作，然后在用一个@(rst)语句么？有没其他代替语句啊？...
如果用rst是在always语句里对rst进行操作，然后在用一个@(rst)语句么？
有没其他代替语句啊？ 展开
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1个回答
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initial语句是只操作一次的，你rst会进行多次操作的话就要用always语句
一般配合assign来赋值之类的
always是verilog最常用的结构之一了，非常好用简明，没必要用其它的代替
initial语句多用于testbench中，进行仿真调试的
一般配合assign来赋值之类的
always是verilog最常用的结构之一了，非常好用简明，没必要用其它的代替
initial语句多用于testbench中，进行仿真调试的
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