verilog中always块里面实现组合逻辑时，输出端口为什么不能用wire？
verilog中always块里面的输出端口是不是一定要用reg？always块也可以实现组合逻辑吧，组合逻辑的输出不应该是wire吗？但是always块中输出端口没用r...
verilog中always块里面的输出端口是不是一定要用reg？always块也可以实现组合逻辑吧，组合逻辑的输出不应该是wire吗？但是always块中输出端口没用reg，编译不能通过，这是为什么呢？
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威孚半导体技术
2024-08-19 广告
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这就是verilog的语法，凡是always块内输出，都要定义成reg型的。
由这一点也可以看出，定义成reg型的不一定全是寄存器。
由这一点也可以看出，定义成reg型的不一定全是寄存器。
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没有为什么，语法规定
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可能语句是这么规定的吧~
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