verilog答疑：从模块内部来讲,输出端口可以是线网或reg数据类型
从模块内部来讲,输出端口可以是线网或reg数据类型；从模块外部来看,输出必须连接到线网类型的变量，而不能连接到reg类型的变量。为什么？我没看懂。书上就这一句带过。...
从模块内部来讲,输出端口可以是线网或reg数据类型；从模块外部来看,输出必须连接到线网类型的变量，而不能连接到reg类型的变量。
为什么？我没看懂。书上就这一句带过。 展开
为什么？我没看懂。书上就这一句带过。 展开
展开全部
reg类型的变厅轿缺量帆判是需要触发来实现的，用于过程块(always)中，模块内部的输出还是在模块内部，因此reg可以作模块内部的输出。
wire就相当于一根线，模块输出到外部当扮辩然需要线来连接
wire就相当于一根线，模块输出到外部当扮辩然需要线来连接
追问
大神，就是说一个底层模块输出的数据sum和c_out在输入顶层模块的sum和c_out时，顶层模块的sum和c_out需要声明为wire类型吗？
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
威孚半导体技术
2024-08-19 广告
威孚（苏州）半导体技术有限公司是一家专注生产、研发、销售晶圆传输设备整机模块（EFEM/SORTER）及核心零部件的高科技半导体公司。公司核心团队均拥有多年半导体行业从业经验，其中技术团队成员博士、硕士学历占比80%以上，依托丰富的软件底层...
点击进入详情页
本回答由威孚半导体技术提供
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
