Question

关于VHDL语言的一个错误

entity chooser21 is
Port ( a : in STD_LOGIC;
b : in STD_LOGIC;
s : in STD_LOGIC;
y : out STD_LOGIC);
end chooser21;
architecture Behavioral of chooser21 is
begin
y <= a when s = '1' else
y <= b when s = '0';
end Behavioral;

关于“y <= b when s = '0'”，错误提示是这样，
ERROR:HDLCompiler:288 - "D:\ISE Project Location\Chooser2-1\chooser2-1.vhd" Line 43: Cannot read from 'out' object y ; use 'buffer' or 'inout'

ERROR:HDLCompiler:1731 - "D:\ISE Project Location\Chooser2-1\chooser2-1.vhd" Line 43: found '0' definitions of operator "<=", cannot determine exact overloaded matching definition for "<="

不是很能理解

Answer 1

这个语句是个并行信号赋值语句，因此在这个并行语句当中，只能对y赋值一次，也就是说，在这个语句当中只能存在一个赋值号“<=”。
你的描述中，一个并行赋值语句却存在两个赋值号，所以出现错误。

Answer 2

很简单哦，把程序改为：y <= a when s = '1' else b;

追问

嗯，谢谢，答案我知道了，但是我不是很清楚为什么这个写法是错的